Il consorzio Hybrid Memory Cube guidato da Micron ha pubblicato la versione 1.0 delle specifiche della tecnologia di memoria che prevede lo stacking di chip interconnessi tra loro mediante TSV (through silicon vias). Tra le principali caratteristiche della tecnologia HMC, oltre alla disposizione tridimensionale, vi è la presenza di una nuova interfaccia memoria ad elevata efficienza capace di migliorare standard del consumo di energia per bit.
Al consorzio partecipano oltre 100 compagnie tra cui anche i concorrenti di Micron, Samsung e Sk Hynix e i potenziali clienti come AMD, Cray, Fujitsu, IBM, Marvell, ST Microelectronics e Xilinx. Tra gli illustri assenti vi sono invece realtà del calibro di Intel e NVIDIA.
Con la pubblicazione delle specifiche, i produttori avranno la possibilità di realizzare le prime soluzioni DRAM da 2GB, 4GB e 8GB con chip di memoria stacked, capaci di una larghezza di banda aggregata di ben 320GB (Gigabyte) al secondo (160GB bidirezionale).
Micron ha già annunciato di voler portare sul mercato i primi moduli da 2GB e 4GB prima del mese di giugno, probabilmente per sfruttare il palcoscenico del Computex per il debutto in grande stile.
Il consorzio sta già lavorando alla prossima versione delle specifiche, prevista per il primo trimestre del 2014, che si concentrerà questa volta sull'incremento delle velocità di trasferimento a corto raggio tra moduli dagli attuali 10Gb/s, 12,5Gb/s e 15Gb/s fino a 28Gb/s delle velocità a corto raggio intra-die da 10Gb/s a 15Gb/s.
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